トップページ » 注意事項（必ず動くチップを作るために）
回路設計、シミュレーション、レイアウト設計について
ユニーク自作チップコンテストへの参加をご検討頂きありがとうございます．本コンテストでは，北九州市の研究施設である「共同研究開発センター」のCMOSプロセスに準じた設計を行う必要があり，他のファブリケーションとはデザインルールやレイヤー構成等において，異なる点が多々あります．特にレイアウト設計においては，根本的なミスがありますと，回路が全く動作しないという事態になりえますので十分ご注意下さい．
本ファイルでは，これまでの様々な方々の試作実績等を元に，設計者が犯してしまいやすいミス等を挙げてみました．これから参加をご検討の皆様に認識して頂きたく，回路設計に入る前に，以下をご一読されることをお勧め致します．
※お申し込み後にご覧いただける「応募者専用ページ」のプロセス仕様書も合わせてご参照下さい．
＜回路設計について＞
- 本コンテストで使用するプロセスは1層PolySi−2層MetalのCMOSプロセスです．Bipolarデバイスや，Bi-CMOSデバイス，特異な構造を有するMEMSデバイス等の製作はできませんのでご了承下さい．
- 本コンテストでは，プロセスや，使用するシリコン基板等の関係から，単電源（正のみ：3〜5V程度）で動作可能な回路を推奨しています．両電源での動作は不安定になる場合がありますのでご注意下さい．
- コンテスト本選では，参加者ご自身でICの試作も行って頂きます．手作業を多く含みますので，回路規模が大きいと歩留まりの著しい低下を招く恐れがあります．回路規模は500ゲート程度を目安にするといいかもしれません．
- デバイス構造上，浮遊ゲート素子を含む回路は安定に動作しない可能性があります．浮遊ゲート部分の絶縁膜厚の大きさや，製造上，膜厚バラツキが発生しやすいことに起因するものです．提案回路に浮遊ゲート素子を含む場合は容量設計等に十分ご注意下さい．
- ボンディングのワイヤーも容量となります．測定する時のことを考え，シミュレーションの際には，出力段に適切な容量を付加して下さい．
＜シミュレーションについて＞
- 配布しているシミュレーション用パラメータはSpice用BSIM3v3.2（Level49）でFETモデルを記述しています．インバータモデル等の提供はしておりませんのでご了承下さい．参考として，ゲート長2μmでレイアウトを最適化したインバータの動作周波数が500MHz程ですが，レイアウトの影響（特にPoly-Siゲートの配線長）等により，シミュレーション結果や，期待する動作速度が得られない場合がありますのでご注意下さい．
- パラメータファイル中に，製造バラツキを考慮したコーナーモデルが含まれています． Typicalモデルのみでシミュレーションすると，製造バラツキが生じた際に，提案回路が動作する確率（あるいは歩留まり）が低下する恐れがあります．各4コーナーのモデルでシミュレーションしても目的の動作をするような設計マージンを持たせて下さい．
＜レイアウト設計について＞
- レイアウトに使用する各レイヤーとその役割を，別紙プロセス仕様書中のレイヤー表やプロセスフロー等と照らし合わせて十分理解した上で設計して下さい． 特にnウェル（gds1），ｐウェル（gds2）は，単独では機能せず，チャネルストップ（gds3） との組み合せで成立しますのでご注意下さい．またgdsナンバーの割り付け間違いがな いようにご注意下さい．
- 本コンテストの2μmデザインルールでは，各レイヤーやレイヤー同士の最小寸法を記載していますが，当然，全ての部分を最小寸法でレイアウトする必要はありません．回路の仕様に応じて適宜寸法を変更し，回路動作の安定性等を高める等の工夫をお願いします．特に配線（Metal，Poly-Si）等は，最小ライン＆スペースで長く引き回すとオープンやショートを引き起こすリスクが高まります．
- 電極用のコンタクトホール（特にActiveやPoly-Si部分）は1個配置するよりも2個以上配置すると，歩留まりが格段に向上しますのでご検討下さい．
- 階層の異なるコンタクト及びビアが縦積みにならないようにご注意下さい．また，ゲートパターン（poly）上にビアを配置すると，ビアのドライエッチング時にゲートの静電破壊不良を引き起こすことがあります．ゲートパターン上にビアを配置しないようお願いします． ※ゲートパターンにビアの一部が掛かっていたケースでも特性不良が確認されております．
- フレームに配置しているESD保護回路は，参考配置であり，使用を強制するものではありません．これを削除してご自身のオリジナル回路と差し替える（あるいは提案回路のレイアウトエリアとして使用）ことは可能です．ただし，ESD保護回路を外した場合には，出来上がった後のチップの取扱いには，十分ご注意ください．また，パッドの座標及び形状の変更は行わないようにお願いします．
- 上記の初期配置EDS保護素子は，デフォルトではパッドに結線されていませんので，使用する場合は，対応するパッドとMetal2で結線して下さい．また，上記に限らずパッドと提案回路は確実に結線して下さい．
- ESD保護素子以外の，初期配置されているFETや抵抗素子はプロセス評価用デバイス及びチップ選別用素子として，全チップに必要ですので，削除や移動を行わないようにお願いします．
- パッド名称や，ポート名称，セル名称等をテキストデータで挿入する際は，テキスト専用のgdsナンバー（31）に割り付けて下さい（データ編集の際に支障をきたします）．
- パッド外領域には，レイアウトを行わないようにお願いします（TEGエリアの為）．
- 提案回路全体のレイアウト後に，領域及びパッドの余裕がある場合は，機能ブロック別のレイアウトを配置しておくことで，回路全体が期待通りの動作をしなかった場合の検証等に使えますのでお勧めします．ぜひレイアウト可能領域を最大限ご活用下さい．
- チップが動かない場合に何が原因であるか解析できるように，テストデバイス，抵抗，キャパシタといったブロックごとに分けることをお勧めします．
- レイアウトデータが著しく疎である場合，ドライエッチング工程等のレートにおいて他の領域と条件が合わず，製造上不利になる場合があります．意図的に疎にしたい場合を除き，空白の領域にはテスト回路やダミーパターン等を入れ，レイアウト可能領域の活用を図って下さい．
- DRC及びLVSによるレイアウトデータ検証につきましては，「お問い合わせ」ページよりご相談下さい．
＜その他＞
- 静電気破壊を防ぐため，GNDに接続した状態あるいはアースバンドを装着した状態で，ピンセットで取り扱うなど，出来上がった後のチップの取扱いには，ご注意ください．特に，ESD保護回路を外した場合には，ご注意ください．
- その他、不明な点はHP上からご遠慮なくお問い合わせ下さい。
お問い合わせ・ご相談
一般財団法人ファジィシステム研究所
〒808-0135 福岡県北九州市若松区ひびきの1−5
北九州学術研究都市 共同研究開発センター1F
TEL：093-695-3600
FAX：093-695-3609
E-mail：
担当：安藤（研究部）
※メールの件名は，「ユニーク・自作チップ・コンテストの応募」，「ユニーク・自作チップ・コンテストに関する問い合わせ」等，本コンテストに関するご連絡であることを容易に判断できるものにしてください．